數字集成電路前端設計(ji)就業培訓班 |
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 課程目標 |
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通過本課程的學習，使(shi)學員在掌握數字(zi)集成(cheng)電路設計的基(ji)本要領，熟悉(xi)操作系統和(he)硬件描述(shu)語言HDL,熟練使(shi)用(yong)邏輯綜合仿真工具(ju)和(he)仿真工具(ju)，并學會(hui)IC設計公司的團(tuan)隊分(fen)工與(yu)合作，相當(dang)于一年以上的數字(zi)電路設計水(shui)平和(he)經驗。 |
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| 培養對象 |
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1.理工科背景，有志于數字集成電路設計工作的學生和轉行人員； ★ 可以通過培訓快速(su)進(jin)去進(jin)入IC行業的專業：
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| 就業服務 |
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面試筆試題詳細講解 簡歷打磨 模擬面試 公司內(nei)部推薦（部分公司直接安排面試）,秉承16年積累的企業(ye)客戶合作人(ren)脈，2000多家企業(ye)和曙(shu)海建立了長期(qi)人(ren)才合作關系(xi)，若(ruo)企業(ye)有用(yong)人(ren)需(xu)求，我們可以直接內(nei)推。 未來職業規劃 |
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| 授課方式 |
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在線直播授課+服務器登錄實訓(xun)，也可以線下現場培訓(xun)。 督導老師每天跟蹤學習情況，充分調動你的學習激情。 每天有資深的IC老司機帶著你(ni)學習做項目， 你唯一需要保障的只是時間和(he)堅(jian)持。 |
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| 教學優勢 |
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曙海教育的數字集成電路設計課程培養了大批受企業歡迎的工程師。大批企業和曙海 本課程(cheng)，秉承16年積累的(de)教學品質，以(yi)IC項目實(shi)現為導向,老師將會與您(nin)分享數字(zi)芯片設計的(de)全流(liu)程(cheng)以(yi)及Synopsy和(he)Cadence公司EDA工(gong)具(ju)的(de)綜合使用經驗、技(ji)巧。 本(ben)課程，以(yi)實戰貫(guan)穿始終，讓(rang)您絕對受益匪淺！ |
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| 入學要求 |
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學員學習本課程應具備下列基礎知識： |
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| 上課時間 |
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| 近開課時間：2020年11月30日 | ||||||||||||||||||
| 質量保障 |
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| ☆注重質量 ☆邊講邊練 ☆合格學員免費推薦工作 專注高端培訓17年，曙海提供的課程得到本行業的廣泛認可，學員的能力 得到大家的認同，受到用人單位的廣泛贊譽。 |
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| 師資團隊 |
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| 【趙老師】 大規模集成電路設計專家，10多年超大規模電路SOC芯片設計和版圖設計經驗，參與過DSP、GPU、DTV、WIFI、手機芯片、物聯網芯片等芯片的研發。精通CMOS工藝流程、版圖設計和布局布線，精通SOC芯片 設計和版圖設計的各種EDA工具（如：DC/Prime Time/Encounter/Virtuoso/Calibre/Dracula/Assura），具有豐富的SOC芯片設計、驗證、DFT、PD、流片經驗。 熟練掌握版圖設計規則并進行驗證及修改；熟練掌握Unix/Linux操作系統；熟悉CMOS設計規則、物理設計以及芯片的生產流程與封裝。 【王老師】 資深IC工程師，十幾年集成電路IC設計經驗，精通chip的規劃、數字layout、analog layout和特殊電路layout。先后主持和參與了近三百顆CHIP的設計與版圖Layout工作,含MCU芯片、DSP芯片、LED芯片、視頻芯片、GPU芯片、通信芯片、LCD芯片、網絡芯片、手機芯片等等。 從事過DAC、ADC、RF、OP、PLL、PLA、LNA、ESD、ROM、RAM等多種制程analog&digital的電路IC設計， 熟練掌握1.8V，3.3V,5V,18V,25V，40V等各種高低壓混合電路的IC設計。 【張老師】 從事數字集成電路設計10余年，精通CMOS工藝流程、版圖設計和布局布線，精通VERILOG,VHDL語言， 擅長芯片前端設計和復雜項目實施的規劃管理，其領導開發的芯片已成功應用于數個國際知名芯片廠商之產品中。豐富的芯片開發經驗，對于現今主流工藝下的同步數字芯片設計技術和流程有良好把握。長期專注于內存控制器等產品的研發，擁有數顆規模超過百萬門的數字芯片成功流片經驗. ★更多師資力量請見。 |
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◆ 本課程實戰演練使用Synopsys公司的DC,PT等工具， ◆ 免費、無保留贈送，教學過程中使用的Synopsys公司和Cadence公司的全套工具和安裝方法，而且還贈送已經在VMware Linux下安裝好的Synopsys公司和Cadence公司的全套工具（這套工具非常珍貴，費了老師很多心血才全部安裝好），讓您隨時隨地，打開電腦就能進行芯片的設計和練習！ |
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| 質量保障 |
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1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽； |
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| 數字集(ji)成電路前端(duan)設(she)計培訓班 |
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第一階段 |
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1. Unix/Linux操作系統使用 重點講解數字電路設計的綜合技術的基本概念，綜合流程和工程經驗，使學員掌握基于synopsys DC的綜合技巧。
內容包括：
綜合機理的分析；組合電路和時序電路實現規則和實例分析；基于tcl綜合的流程,優化處理和調試技術；綜合處理與后端流程的聯系；可綜合代碼技術；需深入研究的內容；LPC 接口模塊綜合實驗
ASIC DFT技術
介紹可測試設計技術，使學員掌握基于Synopsys DFT 的可測性電路設計方法
內容包括：
背景分析；組合電路和時序電路的測試；可測試設計；需深入研究的內容；DFT compile 使用(基于TCL的可測試性設計流程)；LPC接口模塊DFT實驗
ASIC 靜態時序分析技術
介紹靜態時序分析技術；使學員掌握基于Synopsysy PrimeTime的靜態時序分析技術。
內容包括：
背景分析；電路時序分析的基礎內容；工具的使用；靜態時序分析模式選擇；注意事項及需深入研究的內容；LPC接口模塊實驗
一致性驗證（Formal）技術介紹
介紹一致性驗證技術，使學員了解基于Synopsys Formality 的一致性驗證方法
內容包括：
背景分析；工具的使用介紹
22.形式驗證技術。基于Formality的形式驗證方法、基于匹配策略的形式驗證技術、基于TCL的形式驗證過程。 23、功耗控制技術。基(ji)(ji)于PrimePower的(de)功耗分析技術(shu)，基(ji)(ji)于Power Compiler的(de)時(shi)鐘門控(kong)技術(shu)、基(ji)(ji)于數字單元庫的(de)功耗分析方法、基(ji)(ji)于TCL的(de)功耗分析等多(duo)種功耗分析方法和時(shi)鐘門控(kong)技術(shu)的(de)實現。 24、LAYOUT設計流程。基(ji)于ASTRO的芯片Layout技術及(ji)基(ji)于SPEF反標(biao)提取(qu)的PostLayout相(xiang)關(guan)數(shu)字流(liu)程(cheng)，包含在PostLayout中的網(wang)表提取(qu)、參數(shu)提取(qu)、形式驗(yan)證、靜(jing)態實(shi)現(xian)驗(yan)證、門級功能(neng)仿真(zhen)、功耗分析，以及(ji)Layout驗(yan)證（DRC、LVS）等技巧。 25、UWB項目開發過程中的各種電路優化手段。 27、VLSI系統的設計方法學。時(shi)序(xu)分(fen)析法、基于(yu)Snopsys EDA Tools Chain實現的完整(zheng)ASIC設計(ji)流程、數(shu)字設計(ji)庫的介紹，分(fen)析、創建，及使(shi)用(yong)。 28、編碼及仿真技巧。編(bian)碼(ma)規范、RTL驗證(zheng)仿(fang)真(zhen)技術、門級仿(fang)真(zhen)技術。 29、ASIC設計流程的高級話題。例如跨時鐘域信號的處理，同步撫慰電路設計及相關流程處理等設計技巧。 |
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第二階段 |
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加入高級會員獲得助教答疑
