| 數字集成電(dian)路前端設(she)計(ji)高級培訓班 |
 課程目標 |
通過本課程的(de)學習，使學員在掌握數字集成電路(lu)設(she)(she)(she)計的(de)基本要領，熟悉操作(zuo)系(xi)統(tong)和(he)硬件描述語言HDL,熟練使用邏(luo)輯(ji)綜合(he)(he)仿真(zhen)工具和(he)仿真(zhen)工具，并(bing)學會IC設(she)(she)(she)計公司的(de)團隊分工與合(he)(he)作(zuo)，相當于一年以上的(de)數字電路(lu)設(she)(she)(she)計水平和(he)經驗。 |
| 培養對象 |
1.理工科背景，有志于數字集成電路設計工作的學生和轉行人員；
2.需要充電，提升技術水平和熟悉設計流程的在職人員；
3.集成電路設計企業的員工內訓。
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| 入學要求 |
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學員學習本課程應具備下列基礎知識：
; ◆電路系統的基本概念。 |
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班級規模及環境 |
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為(wei)了保證培訓效果，增加互(hu)動環(huan)節，我們(men)堅持小班授(shou)課，每期報名人數(shu)限3到5人，多(duo)余人員(yuan)安(an)排到下一期進行。 |
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上課時間和地點 |
上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】：北京中山/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領館區1號（中和大道） 【沈陽分部】：沈陽理工大學/六宅臻品 【鄭州分部】：鄭州大學/錦華大廈 【石家莊分部】：河北科技大學/瑞景大廈
近開課時間(周末班/連續班/晚班）： 數字集成電路前(qian)端設計高(gao)級培訓班：2025年9月(yue)15日..實用實戰....用心服務..........--即將開(kai)課--........................(歡迎您垂詢，視教(jiao)育質量為(wei)生命！) |
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學時 |
◆課時： 共5天,30學時
◆外地學員：代理安排食宿（需提前預定）
☆注重質量
☆邊講邊練
; ☆合格學員免費(fei)推薦工作
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| 師資團隊 |
【趙老師】
大規模集成電路設計專家，10多年超大規模電路版圖設計經驗，精通CMOS工藝流程、版圖設計和布局布線，精通版圖設計的各種EDA工具（如：Virtuoso/Calibre/Dracula/Assura），
熟練掌握版圖設計規則并進行驗證及修改；熟練掌握Unix/Linux操作系統；熟悉有CMOS設計規則、物理設計以及芯片的生產流程與封裝。
【王老師】
資深IC工程師，9年集成電路IC設計經驗，精通chip的規劃、數字layout、analog layout和特殊電路layout。先后主持和參與了近三百顆CHIP的版圖設計工作。
從事過DAC、ADC、RF、OP、PLL、PLA、LNA、ESD、ROM、RAM等多種制程analog&digital的電路IC設計，
熟練掌握1.8V，3.3V,5V,18V,25V，40V等各種高低壓混合電路的IC設計。
【張老師】
從事數字集成電路設計10年，精通CMOS工藝流程、版圖設計和布局布線，精通VERILOG,VHDL語言，
擅長芯片前端設計和復雜項目實施的規劃管理，其領導開發的芯片已成功應用于數個國際知名芯片廠商之產品中。豐富的芯片開發經驗，對于現今主流工藝下的同步數字芯片設計技術和流程有良好把握。長期專注于內存控制器等產品的研發，擁有數顆規模超過百萬門的數字芯片成功流片經驗.
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| 新優惠 |
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◆團體報名優惠措施：兩人95折優(you)(you)惠(hui)，三人或三人以上9折優(you)(you)惠(hui) 。注意(yi)：在讀學生(sheng)憑學生(sheng)證，即使(shi)一個人也(ye)優(you)(you)惠(hui)500元。 |
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質量保障 |
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1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
2、培訓結束后免費提供一個月的技術支持，充分保證培訓后出效果；
3、培訓合格學員可享受免費推薦就業機會。 |
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數字集成電路(lu)前端(duan)設計培訓(xun)班(ban) |
1. Unix/Linux操作系統使用
2. 文本編輯器VIM
3. 數字電路技術基礎
4. 電路
5. 數字邏輯設計
6. 數字集成電路設計流程
7. Verilog HDL硬件描述語言和電路設計技術與技巧
8. 驗證工具的使用
9. 設計和驗證初步
10.PT數字電路驗證
1)驗證平臺的建立
2）測試驗證要點
12.設計綜合（synthesys）
13.PrimeTime平臺要點
14PT靜態時序分析
15.設計技巧
17.實戰演練：
1）RTL coding
2)綜合
18.數字前端全流程設計工具
19.相關工藝庫文件IC技術
20. 邏輯綜合初步以及SYNOPSYS DC等綜合工具的使用
21. 設計技術
重點講解數字電路設計的綜合技術的基本概念，綜合流程和工程經驗，使學員掌握基于synopsys DC的綜合技巧。
內容包括：
綜合機理的分析；組合電路和時序電路實現規則和實例分析；基于tcl綜合的流程,優化處理和調試技術；綜合處理與后端流程的聯系；可綜合代碼技術；
SOC 靜態時序分析技術
介紹靜態時序分析技術；使學員掌握基于Synopsysy PrimeTime的靜態時序分析技術。
內容包括：
背景分析；工具的使用；靜態時序分析模式選擇；注意事項及需深入研究的內容
23、項目介紹。立項(xiang)分析、實現方(fang)案的規劃。
24、SOC系統的設計方法學。數字設計庫的介紹(shao)，分析、創(chuang)建，及使用。
25. 項目設計實訓:
實訓項目.
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